Intel Ahead of Schedule With New Chip Server Xeon

Intel bersedia untuk memulakan pengeluaran cip pelayan teras Xeon generasi akan datang menjelang jadual, yang kemudiannya boleh muncul dalam sistem seawal suku pertama tahun depan, kata pegawai syarikat pada Selasa.

"Kami berada di landasan untuk pengeluaran pada suku pertama," kata Kirk Skaugen, naib presiden dan pengurus umum kumpulan platform pelayan Intel semasa wawancara di Forum Pembangun Intel. Cip itu akan dihantar ke pembuat sistem, dan pelayan berdasarkan keratan itu boleh muncul hanya "di sekitar kerangka waktu yang sama," kata Skaugen.

Cip akan dihasilkan menggunakan proses 32-nanometer dan menjadi sebahagian daripada garis Xeon 5000 daripada pemproses. Cip akan didasarkan pada arkitek Westmere, dan akan membawa pelbagai peningkatan daripada cip server Xeon yang tersedia pada hari ini yang dibuat menggunakan proses 45-nm.

"Ini lebih awal dari jangkaan kami dari pengeluaran, kelayakan dan perspektif jalan. Itu berita baik, "kata Skaugen. Cip boleh masuk ke pelayan dua dan empat soket.

Westmere adalah proses pengecutan dari mikroheritektur Nehalem, yang membentuk dasar cip pelayan Xeon 5500 yang sedia ada. Nehalem membawa peningkatan prestasi yang banyak dengan mengintegrasikan pengawal memori, yang menyediakan CPU akses laluan lebih cepat ke memori. The microarchitecture juga menyediakan paip yang lebih cepat untuk CPU untuk berkomunikasi dengan komponen sistem seperti kad grafik.

Westmere akan membawa peningkatan prestasi dan faedah kuasa yang direalisasikan dari teknologi baru yang digunakan untuk proses pembuatan maju, kata Skaugen. Westmere cip mengurangkan kebocoran kuasa sehingga 30 kali berbanding proses pembuatan 45 nm, kata Intel.

Westmere menambahkan set arahan baru untuk penyulitan dan penyahsulitan data yang lebih cepat dipanggil Standard Penyulitan Lanjutan (AES), kata Skaugen. Itu boleh membantu mendapatkan data yang tinggal di pelayan dan awan, katanya. Cip juga termasuk ciri-ciri yang dapat menjamin data dalam persekitaran maya.

Cip pelayan akan dapat menjalankan dua benang per teras, yang bermaksud cip quad-core boleh menjalankan lapan benang secara serentak. Ciri-ciri ini bermula daripada cip Nehalem yang ada.

Intel akan mula mengeluarkan cip 32-nanometer pada suku keempat tahun 2009, walaupun cip awal dijangka masuk ke dalam komputer riba dan komputer meja. Intel berkata pengeluaran cip bagi sistem arus perdana kod-bernama Arrandale dan Clarkdale akan bermula pada suku keempat tahun ini.

Walau bagaimanapun, cip Clarkdale untuk desktop juga boleh masuk ke server peringkat kemasukan yang bermula pada harga di bawah AS $ 500, kata Skaugen. Clarkdale akan mengintegrasikan pemproses grafik bersama-sama CPU dalam pakej dua cip.

Skaugen juga berkata syarikat itu akan mengekalkan kitaran pengembangan cip dua tahun untuk cip server Itanium, yang biasanya digunakan dalam pelayan perusahaan yang memerlukan waktu uptime yang tinggi. Selepas beberapa kelewatan, Intel dijangka melepaskan cip Itanium terkini yang bernama Tukwila pada suku pertama tahun depan, sementara penggantinya, yang bernama Poulson, boleh membuat penampilan dua tahun kemudian, kata Skaugen. Cip Poulson akan dihasilkan menggunakan proses 32-nm.

Syarikat itu juga memaparkan wafer pertama 22-nm pertama pada hari Selasa di pameran itu. Wafel 22-nm itu dipamerkan oleh Ketua Pegawai Eksekutif Intel Paul Otellini semasa keynote pagi, yang termasuk 364 juta bit memori SRAM dan lebih daripada 2.9 bilion transistor di kawasan yang saiz kuku.

Proses 22-nm akan digunakan untuk membuat cip berdasarkan microarchitecture Sandy Bridge, yang akan menjadi pengganti kepada arkitektur mikro Nehalem. Sandy Bridge akan menampilkan teras grafik baru dan set arahan baru yang dapat meningkatkan prestasi sistem, kata Otellini.

Syarikat itu dijangka beralih ke proses pembuatan 22 nm pada suku keempat tahun 2011, dan kepada 15-nm proses pembuatan pada tahun 2013.