Lebih Baik, Cache Lebih Besar Beri Tingkatkan ke Dunnington

Intel merancang untuk melancarkan pemproses enam pelayan teras Xeon bulan depan, dengan teras tambahan dan cache yang lebih besar memberikan cip kelebihan prestasi berbanding cip quad core yang sedia ada syarikat.

Dunnington yang bernama kod, Xeon enam teras pemproses direka untuk pelayan yang mempunyai empat atau lebih pemproses. Dikeluarkan menggunakan proses pengeluaran 45-nanometer, cip harus menjadi model baru yang terakhir berdasarkan reka bentuk pemproses Intel Penryn sebelum pembebasan cip Nehalem pertama syarikat dalam masa beberapa bulan.

Bercakap di Forum Pembangun Intel di San Francisco minggu ini, Naib Presiden Kanan dan Pengurus Besar Kumpulan Digital Intel, Pat Gelsinger, menjanjikan pengguna akan melihat prestasi prestasi besar dari Dunnington.

Tidak seperti cip quad-core yang digunakan dalam komputer peribadi, di mana beberapa aplikasi direka untuk memanfaatkan kuasa pemproses berbilang teras, aplikasi pelayan yang biasa digunakan harus menggunakan sepenuhnya kuasa cip enam-core Dunnington.

"Di sini, hal-hal seperti virtualisasi dan perkhidmatan Web dan pengkomputeran awan dimainkan, dan semua kegunaan ini tidak mempunyai masalah menjaga dua, empat, enam atau lebih teras sibuk, "kata Dean McCarron, presiden Mercury Research, sebuah firma penganalisis yang menjejaki pasaran mikroprosesor.

" Ini adalah kawasan yang kita mungkin akan melihat Dunnington ma

Proses pengeluaran 45-nanometer yang digunakan untuk membuat Dunnington menjadikan banyak kemajuan prestasi mungkin terhadap cip terkini Intel, yang dibuat menggunakan proses 65-nanometer yang lebih lama.

" Proses yang lebih baik membolehkan kiraan transistor yang lebih tinggi, cache yang lebih besar dan lebih banyak teras. Akhirnya teras akan memberi kesan kepada prestasi lebih banyak, tetapi cache yang lebih besar akan membantu juga, "kata McCarron.

Dunnington mengenakan lebih banyak cache daripada pendahulunya. Cip baru ini akan mempunyai cache byte 3 tingkat untuk setiap teras pemproses dan sebilangan cache cache 16M-byte yang dikongsi. Sebagai perbandingan, cip Xeon 7300 mempunyai 1M byte hingga 2M byte cache tahap 2 bagi setiap teras, dan tiada cache tahap 3.

Cache level level 2 yang lebih besar dan penambahan tahap 3 cache - sudah menjadi ciri pada cip pelayan teras Quad Core Device - membolehkan lebih banyak data disimpan di dalam teras pemproses, mempercepat akses kepada maklumat ini dan meningkatkan prestasi keseluruhan.

"Pergi dari empat ke enam teras akan melihat hampir 50 peratus pembaikan - linear scaling - dengan sedikit keletihan kerana I / O perbalahan, "kata McCarron.

Kesesakan I / O di Dunnington berpunca daripada penggunaan teknologi bas yang lebih tua. Tidak seperti cip AMD, cip pelayan Intel menggunakan pengawal memori luaran dan o teknologi bas yang membatasi jumlah data yang boleh ditolak. Sedangkan cache tingkat 3 besar dan kelajuan bas 1,066MHz membantu meminimumkan kesan ini, kesesakan itu kekal dan tidak akan ditangani sepenuhnya sehingga pembebasan kerepek server Nehalem untuk sistem multiprosesor tahun depan.

Nehalem, yang juga dibuat menggunakan 45 teknologi proses -nanometer, menggabungkan pengawal memori pada cip dan teknologi bas baru yang harus membawa peningkatan dalam prestasi.